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    • 专利摘要:
    整塊抹除各個在相同字線上的複數個非揮發性記憶單元。以逐行(逐個單元)方式選擇性地增加字線上之特定非揮發性記憶單元的閾值電壓。在某些單元上執行選擇性編程，同時在其他單元上執行編程禁止，這使得全部單元具有在最小可接受值和最大可接受值之間的閾值電壓。
    公开号:TW201314692A
    申请号:TW100149492
    申请日:2011-12-29
    公开日:2013-04-01
    发明作者:Venkatraman Prabhakar；Fredrick Jenne
    申请人:Cypress Semiconductor Corp；
    IPC主号:G11C16-00
    专利说明:
    一個晶體管的智能寫入
    本發明涉及用於一個電晶體器件(“1T SONOS”)的智能寫入。
    由於使用了額外的選擇電晶體，所以雙電晶體的矽-氧化物-氮化物-氧化物-矽記憶器件(“2T SONOS”)能夠忍受個別記憶單元的抹除閾值電壓(Vt)分佈中的較大變化。在這類器件中，沒必要由行基礎(basis)來調整行上的抹除閾值電壓。但是，抹除閾值電壓分佈沒有緊密到足以使一個電晶體(“1T SONOS”)器件具有功能。由於給定記憶列內之SONOS器件特性的大變化，現有技術並不能顯著地將扇區內之抹除閾值電壓的分佈變緊密。對於許多先進技術(130 nm及以下)來說，隨機摻雜擾動是Vt變化的重要來源。對於這些技術來說，WL內的Vt分佈自然是非常寬的--事實上幾乎可以和整個晶片內的Vt分佈一樣寬。
    本發明的一個實施例揭示一種處理，包括：通過在複數個非揮發性記憶單元的第一子集上執行選擇性軟編程(soft program)，同時在該等單元的第二子集上執行編程禁止，以逐個單元方式選擇性地增加同一字線上的複數個非揮發性記憶單元中多個特定非揮發性記憶單元的閾值電壓；以及重複該選擇性軟編程，直到全部該等單元具有落在最小可接受值和最大可接受值之間的閾值電壓。
    本發明的另一實施例揭示一種非揮發性機器記憶電路，包括：複數個記憶單元；以及邏輯，用以：通過在該等單元的第一子集上執行選擇性軟編程，同時在該等單元的第二子集上執行編程禁止，以逐個單元方式選擇性地增加在字線上之單元的第一子集的閾值電壓；以及在該等單元的第一子集上重複該選擇性軟編程，直到該字線上之全部該等單元具有落在最小可接受值和最大可接受值之間的閾值電壓。
    本發明的又一實施例揭示一種方法，包括：通過在多個非揮發性記憶單元的第一子集上重複執行選擇性軟編程，同時在該等單元在同一字線上的第二子集上執行編程禁止，以逐個單元方式選擇性地增加同一字線上的多個特定單元的閾值電壓；改變該等單元的第一子集的軟編程的重複之間的軟編程電壓位準和軟編程間隔中的一個或兩個；以及重複該選擇性軟編程，直到全部該等單元具有落在最小可接受值和最大可接受值之間的閾值電壓。
    序言
    對“一個實施例”或“一實施例”的引用並不必然指代同一實施例(儘管也可以如此)。除非上下文明確要求，否則在整個說明書和申請專利範圍中，詞“包含”等將被解釋為與排他或窮舉意義相反的包括意義，也就是說“包含但不限於”的意義。使用單數或複數的詞還分別包含複數或單數，除非明確地限定到單個或複數個。此外，當在本申請中使用時，詞“在此”、“以上”、“以下”和相似意思的詞是整體地引用本申請而不是引用本申請的任一特定部分。當申請專利範圍使用詞“或”來引用兩個項或者多個項的列表時，該詞覆蓋了該詞的下列所有解釋：列表中的任一項、列表中的所有項以及列表中各項的任意組合，除非明確地限定到一個或另一個。
    “邏輯”指的是可能被應用來影響設備操作的機器記憶電路、機器可讀取媒體，和/或通過其材料和/或材料-能量配置而包含控制和/或程序信號、和/或設置和值(例如電阻、阻抗、電容、電感、額定電流/電壓等)的電路。磁媒體、電子電路、電和光記憶體(揮發性的和非揮發性的)以及韌體是邏輯的示例。
    本領域技術人員將認識到，邏輯可分佈於一個或多個設備中，和/或可由組合記憶體、媒體、處理電路和控制器、其他電路等組成。因此，為了清楚和正確起見，可能不總是在設備和系統的圖示中明確地例示邏輯，儘管其實質上存在於其中。可通過分佈於一個或多個設備中的邏輯實現在此所述的技術和過程。邏輯的特定分佈和選擇是將根據實現而變化的設計決定。
    在此應用到電壓/信號位準的諸如“目標”、“閾值”、“最小”、“最大”的限制術語並非指絕對值，而是指位於指定限制的任意一端範圍內的值。換言之，限制值必然容忍特定設計的容限內的某些變化和擾動，對於應用在此所揭示的技術和設計的領域中的技術人員而言，那些容限將是顯而易見的。
    應用到軟編程循環方法的術語“調製”意味著一個值(軟編程操作的電壓位準或者時間間隔)在響應於某些控制變量的週期(例如但不限於數個當前週期)之間變化。還可以使用術語“改變”，但應給定同樣的含義。
    術語“逐個單元地(cell by cell basis)”意味著可被選擇性地應用到同一字線上個別記憶單元的處理。
    在此使用SONOS電晶體提供處理示例和記憶體。然而，該處理並不限於SONOS技術，並且可以根據某些處理參數(諸如對於本領域技術人員而言易於確定的示例性電壓位準/間隔)的變化而被應用到諸如浮動閘極的其他記憶體電晶體技術。
    綜述
    SONOS(矽-氧化物-氮化物-氧化物-矽)是非揮發性的、電荷捕獲的半導體記憶體技術，其相較於傳統浮動閘極快閃記憶體提供了若干優點，包括免除了較低電壓處的單點故障和編程。與導電閘極上儲存電荷的浮動閘極器件相比，SONOS器件在電介質層中捕獲電荷。使用被稱為改進型Fowler-Nordheim穿隧的量子機械效應來編程和抹除SONOS電晶體。SONOS電晶體是絕緣閘場效應電晶體(IGFET)，其具有位於傳統控制閘極和電晶體的主體或基底中的溝道之間的附加電介質層。該電介質層包括溝道之上的薄穿隧層，穿隧層之上的電荷捕獲層，以及位於電荷捕獲層和控制閘極之間的阻擋層。可使用CMOS(互補金屬-氧化物-半導體)製造方法將SONOS電晶體製作為P型或N型IGFET。
    通過在控制閘極和基底之間施加適當極性、大小和持續時間的電壓來編程或抹除SONOS電晶體。正的閘極-基底電壓導致電子從溝道穿隧以對電荷捕獲電介質層進行充電，負的閘極-溝道電壓導致電洞從溝道穿隧到電荷捕獲電介質層。在一種情況下，電晶體的閾值電壓上升；而在另一種情況下，電晶體的閾值電壓下降。閾值電壓是在汲極-源極端子之間施加電壓時使得電晶體傳導電流的閘極-源極電壓。對於給定數量的已捕獲電荷，閾值電壓改變的方向取決於電晶體是N型還是P型FET。
    典型的N型SONOS電晶體具有大約+10伏的編程電壓以及大約-10伏的抹除電壓。在將這些電壓應用到SONOS上大約10毫秒後，編程閾值電壓大於+1伏而抹除閾值小於-1伏。在編程或抹除操作完成之後，可通過將閘極-源極電壓設置為零、在汲極-源極端子之間施加小電壓並感測流過電晶體的電流來讀取SONOS的狀態。在編程態，因為閘極-源極電壓將低於編程閾值電壓VTP，所以N型SONOS電晶體將關閉(OFF)。在抹除狀態中，因為閘極-源極電壓將大於抹除閾值電壓VTE，所以N型SONOS電晶體將打開(ON)。通常，打開(ON)狀態與邏輯“0”相關而關閉(OFF)態與邏輯“1”相關，但是該選擇是設計的問題。
    如果抹除脈衝寬度的持續時間超過給定時間(例如10毫秒)，則SONOS的抹除閾值電壓飽和。因為從基底到記憶層的電洞注入電流和從閘極到記憶層的注入電子流的反向流相等，這導致沒有淨電荷增加或減少，所以出現上述這種情況。在此狀態中，正電荷的局部電場能導致破壞記憶體電介質層的熱電子反向流(例如來自閘極端)。該破壞在記憶體電介質層中產生了捕獲位置，其增加了電荷洩漏(經由捕獲輔助穿隧)並降低了數據保持能力。
    常規操作的SONOS記憶系統中通過較短抹除脈衝的累積可達到過抹除(over-erased)狀態。圖1中例示了單電晶體SONOS記憶單元陣列的實施例。每個單元包括與記憶體陣列中其他單元共享公共基底連接的SONOS記憶電晶體。該SONOS電晶體的閘極是連接到字線(WL)的給定列。給定行中的單元耦合到公共源極線(SL)和公共位元線(BL)上。
    照慣例，SONOS陣列中一列上的寫入操作分兩步或週期進行，其中在該列中所有單元上執行整塊抹除(BE)操作，之後跟隨的是取決於正在被寫入的數據的個別單元上的編程或禁止操作。通過在WL上施加負脈衝電壓並在SL、BL和公共基底連接上施加正脈衝電壓來完成整塊抹除(針對N型SONOS器件)。這具有向該列中的每個單元寫入“0”的效果。接下來，反轉閘極和基底之上的正和負電壓。將被寫為“1”的單元的SL和BL連接也被反轉，使得單元遭受全部編程脈衝電壓。通過在其SL和BL連接上施加正的禁止電壓而禁止編程將被寫為“0”的單元(因為他們依靠整塊抹除而已經處於“0”狀態)。當施加編程脈衝時禁止電壓降低了穿過穿隧層的電場，這降低了電子到電荷捕獲層的穿隧。
    該常規的2週期寫入操作可產生在多個連續寫入中將被寫為“0”的單元中的過抹除狀態。此外，當SONOS抹除Vt的內在變化很大時，在單個寫入中也可能出現過抹除單元。過抹除單元可經歷過多的已儲存電荷洩漏到SL和/或BL。可以對過抹除單元應用“軟編程”以減少洩漏，同時通過使抹除閾值變緊(tighten up)來保持可接受的讀取電流容限窗口(margin window)。軟編程是部分有用的，因為非過抹除單元並非不合需要地被編程。在一實施例中，通過向記憶單元施加大約6-7伏的相對低的閘極電壓而實現軟編程。結果，過抹除單元被校正，而非過抹除單元並非不合需要地被編程或者被干擾，因為除了非過抹除單元的相對低的浮動閘極電壓外，相對較低的閘極電壓不足以將熱電子拉入非過抹除記憶單元的浮動閘極中。
    圖2例示了一種情況，其中整塊抹除操作之後，SONOS電晶體的抹除閾值具有擴展到比-1.2V更負的禁帶的固有閾值電壓分佈。這些過抹除單元將經歷過多的電荷洩漏，潛在地導致了器件故障。圖3例示了應用已抹除單元閾值調整處理(其實施例描述於此)之後的同一單元。固有閾值分佈變緊且移位到禁帶和感測容限窗口之間的期望界限上。由具有位於可接受窗口內的閾值電壓的單元來滿足未選擇的WL洩汲電流和已選擇的WL讀電流需求。
    圖4和5例示已選和未選字線(WL)的個別單元電流與SONOS閾值電壓相比的示例。來自位元線上全部未選擇單元的最大洩漏電流在30C處不超過0.1uA。在該實例中，一條位元線上有256條WL，它們之中有255條未被選擇。因此，最大未選擇單元洩漏必須<0.1μA/255=0.392nA。因此，未選擇閾值不能比圓圈A所指示的-1.2V更負，否則洩漏電流將超過0.392nA的最大值。最小已選單元讀取電流必須大於4μA。因此，最大單元SONOS閾值不能比圓圈B所指示的-0.3V正。
    示例性實施例的說明
    設定施加到字線上之非揮發性電荷儲存電晶體的BL(位元線)電壓的鎖存器依據該單元是否位於目標抹除閾值範圍內而被設定為編程狀態或者編程禁止狀態。因此，位於目標範圍內的單元將具有設置為正電壓(即，編程禁止狀態)的BL電壓，而不在目標範圍內的字線上的單元則具有設定為負電壓(即，編程狀態)的BL電壓。
    圖6和7例示用於1T SONOS記憶單元之沿著WL的單元閾值分佈調整的示例。WL上的單元首先被整塊抹除到大約-1.7V。接下來，完成一個或多個軟編程週期(示例n=3)以整塊移位抹除分佈更接近VTEmax和VTEmin之間的所需窗口。接下來，通過逐行地沿著字線(示例i=3)在行的VTEmax之上選擇性地掃描任何VTE<VTEmin的單元。最後，在被編程為VTP>VTPmin的某些單元處執行編程/禁止，而某些單元被禁止編程，使得他們處於VTEmax>VTE>VTEmin的抹除狀態。
    該方法還可被應用到浮動閘極1T單元，且在隨機摻雜擾動為主的先進技術中特別有用。對於浮動閘極的情況，在某些實現中，VTEmin可以是0V而VTEmax可以是1V。整塊抹除可將WL上的所有位元抹除為0V。之後，可以應用n=2軟編程脈衝以將已抹除Vt分佈整塊移位～200mV。具有i=4脈衝之後，逐行地在行的VTEMIN上選擇性地掃描VTE<VTEMIN的單元。
    更具體而言，結合圖6和7所述的寫入處理可如下：
    預編程該行。
    抹除該列，讀回(read back)具有設定為Vte1目標=-0.6V的容限模式字線電壓的數據。
    繼續抹除，直到列中的所有單元具有小於-0.6V的抹除Vts(每個通常花費4-5個0.5ms的脈衝)，直到已經施加了最大15個抹除脈衝。
    如果15個抹除脈衝不夠，則可施加另外15個抹除脈衝。這可以重複達3次，之後如果抹除Vts不夠低則退出循環。
    可選擇的整塊軟編程：用軟編程脈衝(100us，8.4V)對所有列進行編程。
    讀回具有設定為Vte=-1.1V的容限模式字線電壓的第一WL(WL0)上的數據。
    將WL0上具有Vte>-1.1V的單元的BL電壓變成編程-禁止狀態。剩餘的BL保持在編程狀態(即，BL上的負電壓)。
    繼續對脈衝進行軟編程直到所有抹除Vts位於-1.1V之上(通常花費1-2個100μs的軟編程脈衝)。對於每個額外的軟編程脈衝來說，脈衝電壓(例如)遞增200mV。某些實現可以改變施加軟編程脈衝的時間間隔，並替代地將每個脈衝保持為恒定電壓。通常，可以在軟編程週期之間調製軟編程電壓位準和軟編程電壓時間間隔中的一個或兩個。在某些實現中，脈衝時間間隔可以是50us或者250us，而且可以施加具有恒定電壓的若干脈衝。在其他實現中，對於每個脈衝，脈衝電壓可遞增100mV。在一個示例性實現中，脈衝時間可以是100us且可以施加具有相同脈衝電壓的3個脈衝。在這三個脈衝之後，脈衝電壓可遞增150mV且可以再施加3個脈衝。之後可以重複該過程，直到達到目標，或者達到或超過最大抹除時間(或脈衝電壓)為止。
    施加最多10個軟編程脈衝。如果在10個軟編程脈衝中未獲得Vte，則程序退出。因為該寫入的編程週期還未出現，所以器件將發生故障(FAIL)。
    在每一列上重複步驟0036到0041該處理，直到完成所有期望的WL。例如，這可以是扇區或整個晶片(其可以具有1024或者更多的WL)中的256條WL。
    以10.7V對具有2ms編程脈衝的數據進行編程。
    由於可施加多達45個0.5ms的抹除脈衝，以及多達10個100微秒的軟編程脈衝，所以每列的寫入時間是可變的。然而，複數個抹除循環只出現在原始裸片上，其中抹除閾值是不確定且高度可變。在這種情況下，已觀察到寫入時間>20ms，在Vte成功列入(range)之前需要執行多達3個寫入。一旦成功，則在小於10ms內完成隨後的所有寫入。該處理的典型執行可以在大約7ms內完成。出於晶圓分類的目的，可執行排序調整(sort trim)或整塊智能寫入以降低測試時間。
    這些電壓和時間是示例而非限制。例如，在其他技術中，編程電壓和抹除電壓可以是7.5V，而在該情況下軟編程電壓可以是5V。
    圖8和9例示記憶陣列中SONOS電晶體的閾值電壓調整處理和電路的第二實施例。該處理步驟類似於結合圖6和7所述的那樣，在個別步驟的細節中可能具有某些不同。
    圖10和11例示記憶陣列中SONOS電晶體的閾值電壓調整處理的第三實施例。該處理步驟類似於結合圖6和7所述的那樣，在個別步驟的細節中可能具有某些不同。
    圖12例示根據在此所述實施例的閾值電壓調整處理的示例性脈衝序列。在圖表中，B=Vneg＠1V/div，A=Vpos＠2V/div，水平=1ms/div。
    圖13例示含有機器記憶系統的實施例的機器示例。機器1300包括從記憶系統1309讀取數據和向記憶系統1309寫入數據的處理器1302。記憶系統1309包括控制電路(邏輯)1305，其執行在此所述的技術的動作(包括整塊抹除、整塊軟編程、編程和編程禁止)。逐個單元的軟編程可通過經由感測放大器1308讀取個別單元的閾值抹除電壓的控制器1305來完成。通常，這可以通過將快閃記憶體器件(SONOS或浮動閘極)的閘極電壓設置為目標Vt且接下來使用感測放大器檢測具有低讀取週期的“1”或“0”來實現。記憶陣列1307的列(字線)由列解碼器1304選取。行的特定記憶單元由操作行控制邏輯1306的控制器1305編程，用以沿該列以逐個單元地將施加到沿著字線的記憶單元的適當電壓設定成軟編程設置或編程禁止設置。
    實現和替代方案
    在此所述的技術和過程可經由分佈於一個或多個計算設備中的邏輯實現。邏輯的特定分佈和選擇是根據實現而變化的設計決定。
    本領域技術人員將認識到，存在能夠實現在此所述處理和/或系統的各種邏輯實現(例如硬體、軟體和/或韌體)，並且優選載體(vehicle)將隨著其中使用該處理的環境而改變。“軟體”指可易於重新適應於不同目的(例如，讀取/寫入揮發性或非揮發性記憶體或媒體)的邏輯。“韌體”指具體化為唯讀記憶體和/或媒體的邏輯。硬體指具體化為模擬和/或數位電路的邏輯。如果實施者確定速度和精度是最重要的，則實施者可選取硬體和/或韌體媒介；替代地，如果靈活性是最重要的，則實施者可選取單獨的軟體實現；或者，又作為一種替代，實施者可選取硬體、軟體和/或韌體的某一組合。因此，存在可能實現在此所述處理的若干可能媒介，其中沒有一個是固有地優於另一個，因為將要使用的任何媒體是依賴於將要使用媒介的環境以及實施者的特殊關注(例如，速度、靈活性或可預測性)的選擇，其中的任何一個可能變化。本領域技術人員將認識到，實現的光學方面可包括光學定向的硬體、軟體和/或韌體。
    通過使用方塊圖、流程圖和/或示例，前述的詳細描述已闡明了設備和/或處理的各種實施例。在這種方塊圖、流程圖和/或示例包含一個或多個功能和/或操作的情況下，本領域技術人員衆所周知應當理解的是，可個別地和/或共同地通過硬體、軟體、韌體或者實際上任何其組合來實現這種方塊圖、流程圖或示例中的每個功能和/或操作。在此所述主題的若干部分可通過專用集成電路(ASIC)、現場可編程閘陣列(FPGA)、數位信號處理器(DSP)或其他集成形式來實現。然而，本領域技術人員將認識到，在此揭示的實施例的某些方面可全部或部分地等同實現在標準集成電路中，如在一個或多個電腦上運行的一個或多個電腦程序(例如，在一個或多個電腦系統上運行的一個或多個程序)、如在一個或多個處理器上運行的一個或多個程序(例如，在一個或多個微處理器上運行的一個或多個程序)、如韌體、或者如實際上任何其組合，並且認識到，根據該揭示，設計該電路和/或寫入該軟體和/或韌體的代碼將充分地落入在本領域技術人員的技術範圍之內。此外，本領域技術人員將認識到，在此所述主題的機制可被分佈為各種形式的程序產品，並且在此所述主題的示例性實施例平等地應用，而不管用於實際執行該分佈的信號承載(bearing)媒體的特定類型。信號承載媒體的示例包括但不限於下列項：可記錄類型的媒體，例如軟碟、硬碟驅動器、CD ROM、數位磁帶和電腦記憶體。
    通常，本領域技術人員將認識到，可個別地和/或共同地通過硬體、軟體、韌體或者實際上任何其組合來實現的在此所述的各個方面可被視為由各種類型的“電路”組成。因此，在此使用的“電路”包括但不限於具有至少一個離散電路的電路、具有至少一個集成電路的電路、具有至少一個專用集成電路的電路、形成由電腦程序配置的通用計算設備(例如，由至少部分地執行在此所述處理和/或設備的電腦程序所配置的通用電腦，或者由至少部分地執行在此所述處理和/或設備的電腦程序所配置的微處理器)的電路，形成記憶設備(例如，各種形式的隨機存取記憶體)的電路和/或形成通信設備(例如，調制解調器、通信開關或光電裝置)的電路。
    本領域技術人員將認識到，以在此所闡述的方式描述設備和/或處理、以及其後使用標準工程實踐將所述的這種設備和/或處理集成到更大系統中，其在本領域內是常見的。也就是說，可以通過合理數量的實驗將在此所述的設備和/或處理的至少一部分集成到網絡處理系統中。
    前述的各個方面描述了包含於其他不同部件或與其他不同部件相連的不同部件。應被理解的是，所述的這種結構僅僅是示例性的，並且事實上可以實現獲得相同功能的許多其它結構。在概念上，獲得相同功能的任意部件排列是有效“關聯的”，以致於獲得期望的功能。因此，不考慮結構或中間部件，在此組合以獲取特定功能的任意兩個部件可被視為彼此“關聯”，以致於獲得期望的功能。同樣，如此關聯的任意兩個部件還可被視為彼此“可操作地連接”或者“可操作地耦合”以獲得期望的功能。
    1300．．．機器
    1302．．．處理器
    1304．．．列解碼器
    1305．．．控制電路(邏輯)/控制器
    1306．．．行控制邏輯
    1307．．．記憶陣列
    1308．．．感測放大器
    1309．．．記憶系統
    圖式中，為了易於理解和便利，相同的元件符號和縮寫標識具有相同或相似功能的元件或動作。為了易於識別任何特定元件或動作的詳述，元件符號中的最高有效位或數位指代首次引入該元件的圖號。
    圖1例示單電晶體SONOS記憶單元陣列的實施例。
    圖2例示一種情況，其中整塊抹除操作之後，SONOS電晶體的抹除閾值具有擴展到比-1.2V更負的禁帶(forbidden region)的固有閾值電壓分佈。
    圖3例示應用已抹除單元閾值調整處理之後的同一單元。
    圖4和5例示已選和未選字線(WL)的單個單元電流與SONOS閾值電壓相比的示例。
    圖6和7例示沿著WL的單元閾值分佈調整的示例性處理和電路。
    圖8和9例示記憶陣列中SONOS電晶體的閾值電壓調整處理的實施例。
    圖10和11例示記憶陣列中SONOS電晶體的閾值電壓調整處理的第三實施例。
    圖12例示根據在此描述實施例的閾值電壓調整處理的示例性脈衝序列。
    圖13例示含有機器記憶系統實施例的機器的示例。
    1300．．．機器
    1302．．．處理器
    1304．．．列解碼器
    1305．．．控制電路(邏輯)/控制器
    1306．．．行控制邏輯
    1307．．．記憶陣列
    1308．．．感測放大器
    1309．．．記憶系統
    权利要求:
    Claims (20)
    [1] 一種處理，包括：通過在複數個非揮發性記憶單元的第一子集上執行選擇性軟編程，同時在該等單元的第二子集上執行編程禁止，以逐個單元方式選擇性地增加同一字線上的複數個非揮發性記憶單元中多個特定非揮發性記憶單元的閾值電壓；以及重複該選擇性軟編程，直到全部該等單元具有落在最小可接受值和最大可接受值之間的閾值電壓。
    [2] 如申請專利範圍第1項之方法，進一步包括：逐步增加在該等記憶單元之第一子集的選擇性軟編程的重複之間的軟編程脈衝間隔。
    [3] 如申請專利範圍第1項之方法，進一步包括：從具有設定為該等單元的目標閾值電壓的容限模式字線電壓之單元中讀回數據。
    [4] 如申請專利範圍第3項之方法，進一步包括：重複抹除該字線中的單元，直到每一個單元具有低於該目標閾值電壓的閾值電壓，或者直到已經應用了最大數量的抹除。
    [5] 如申請專利範圍第1項之方法，進一步包括：在對該等單元進行軟編程之後，從具有設定為比目標閾值電壓更負的值的容限模式字線電壓之單元中讀回數據。
    [6] 如申請專利範圍第1項之方法，進一步包括：逐步增加在該等記憶單元的第一子集的選擇性軟編程的重複之間的軟編程脈衝電壓位準。
    [7] 一種非揮發性機器記憶電路，包括：複數個記憶單元；以及邏輯，用以：通過在該等單元的第一子集上執行選擇性軟編程，同時在該等單元的第二子集上執行編程禁止，以逐個單元方式選擇性地增加在字線上之單元的第一子集的閾值電壓；以及在該等單元的第一子集上重複該選擇性軟編程，直到該字線上之全部該等單元具有落在最小可接受值和最大可接受值之間的閾值電壓。
    [8] 如申請專利範圍第7項之非揮發性機器記憶電路，進一步包括改變該等單元的第一子集的軟編程的重複之間的軟編程脈衝電壓位準的邏輯。
    [9] 如申請專利範圍第7項之非揮發性機器記憶電路，進一步包括在整塊抹除該字線上的單元之後，從具有設定為該等單元的目標閾值電壓的容限模式字線電壓的單元中讀回數據之邏輯。
    [10] 如申請專利範圍第7項之非揮發性機器記憶電路，進一步包括重複抹除該字線中的單元，直到每一個單元具有低於該目標閾值電壓的閾值電壓，或者直到已經應用了最大數量的抹除之邏輯。
    [11] 如申請專利範圍第7項之非揮發性機器記憶電路，進一步包括在對該等單元進行軟編程之後，從具有設定為比該目標閾值電壓更負的值的容限模式字線電壓的單元中讀回數據之邏輯。
    [12] 如申請專利範圍第7項之非揮發性機器記憶電路，進一步包括改變該等單元的第一子集的軟編程的重複之間的軟編程脈衝電壓位準之邏輯。
    [13] 一種方法，包括：通過在多個非揮發性記憶單元的第一子集上重複執行選擇性軟編程，同時在該等單元在同一字線上的第二子集上執行編程禁止，以逐個單元方式選擇性地增加同一字線上的多個特定單元的閾值電壓；改變該等單元的第一子集的軟編程的重複之間的軟編程電壓位準和軟編程間隔中的一個或兩個；以及重複該選擇性軟編程，直到全部該等單元具有落在最小可接受值和最大可接受值之間的閾值電壓。
    [14] 如申請專利範圍第13項之方法，進一步包括：在整塊抹除之前非揮發性記憶單元對該字線上的單元進行預編程。
    [15] 如申請專利範圍第13項之方法，進一步包括：在選擇性地對該等單元的第一子集進行軟編程之前，對該字線上的全部該等單元進行整塊軟編程。
    [16] 如申請專利範圍第13項之方法，進一步包括：在整塊抹除該字線上的單元之後，從具有設定為該等單元的目標閾值電壓的容限模式字線電壓的單元中讀回數據。
    [17] 如申請專利範圍第16項之方法，進一步包括：重複抹除該字線中的單元，直到每一個單元具有低於該目標閾值電壓的閾值電壓，或者直到已經應用了最大數量的抹除。
    [18] 如申請專利範圍第13項之方法，進一步包括：在對該等單元進行軟編程之後，從具有設定為比目標閾值電壓更負的值的容限模式字線電壓的單元中讀回數據。
    [19] 如申請專利範圍第13項之方法，進一步包括：逐步增加該等記憶單元的第一子集的選擇性軟編程的重複之間的軟編程脈衝電壓位準。
    [20] 如申請專利範圍第13項之方法，進一步包括：逐步增加該等記憶單元的第一子集的選擇性軟編程的重複之間的軟編程脈衝間隔。
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